CPLD器件通常不支持SIGNAL TAP功能。原因在于，CPLD（復(fù)雜可編程邏輯器件）的結(jié)構(gòu)和功能設(shè)計(jì)主要用于較簡(jiǎn)單的邏輯控制和小規(guī)模的數(shù)字電路應(yīng)用，因此一般不具備像FPGA（現(xiàn)場(chǎng)可編程門陣列）那樣的高級(jí)調(diào)試功能。SIGNAL TAP通常是針對(duì)FPGA器件設(shè)計(jì)的一種調(diào)試工具，用于實(shí)時(shí)監(jiān)視和分析FPGA中的信號(hào)及其時(shí)序，而CPLD在硬件結(jié)構(gòu)上并沒(méi)有內(nèi)置類似的調(diào)試功能，因此無(wú)法直接支持SIGNAL TAP。